3.01 Escuela de Ingeniería

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Browsing 3.01 Escuela de Ingeniería by Author "Abusleme Hoffman, Ángel Christian"

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    Estudio, diseño e implementación de un driver de reloj para CCDS utilizando la fuente de corriente de Howland mejorada
    (2016) Cancino Vera, Braulio Javier; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
    Los detectores CCD son dispositivos ampliamente utilizados en la astronomía que cumplen la función de generar carga eléctrica medible a partir de fotones. El proceso de lectura de los CCDs implica una etapa de transferencia de carga, la cual traslada la carga recolectada en cada pixel hacia los amplificadores de salida. Este proceso se realiza mediante la variación del voltaje aplicado a los electrodos de cada pixel del detector. Parámetros de las señales de lectura tales como la excursión de voltaje, tiempos de subida/bajada y tasa de subida/bajada, se relacionan en forma directa con el desempeño del proceso de transferencia de carga. Si consideramos la naturaleza capacitiva de los pixeles del CCD, los drivers de generación de señales de lectura existentes no son eficaces, debido a que el control de la forma de onda se realiza mediante un amplificador de voltaje. Esta arquitectura de control no permite establecer con precisión la tasa de subida/bajada de la señal de voltaje, ya que su establecimiento siempre respetará la respuesta dinámica del amplificador. Este trabajo estudia y propone el uso de la fuente de corriente de Howland mejorada para generar las señales de reloj para la lectura de los CCDs. Esta idea aprovecha la característica capacitiva de los pixeles del CCD, lo que permite establecer con precisión la tasa de subida/bajada de las señales de lectura, y en consecuencia, mejorar el desempeño del proceso de transferencia de carga.
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    Functional oxide-based electronics for logic, memory, and RF applications
    (2021) Gómez Mir, Jorge Tomás; Abusleme Hoffman, Ángel Christian; Datta, Suman; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
    Moore’s law, which aims to double the number of transistors in the same area every 18 months, has been in full swing over the last 60 years. Almost every highperformance chip company considered moving to the next available technology node as a primary way to maximize value, however, with Moore’s law slowing down, it is necessary to seek different strategies more closely aligned with the needs of each application. Without the expected device performance boost every 18 months, industries have started to look closely at each step in the production chain providing many opportunities to improve performance aside from of simply reducing the scale of transistors. This work explores and optimizes oxide-based emerging devices for logic, memory, neuromorphic computing and high frequency applications. We performed electrical characterization of several devices and developed high-fidelity, compact circuit-level models. These models bridge the different levels of the supply chain allowing us to exploit the performance of these novel devices for specific applications. For instance, for logic applications we modeled, built, and tested doped-Hafnium Dioxide based ferroelectric field effect transistors (FeFET). We then utilized these experimentally calibrated compact models to explore the phenomenon of Negative Capacitance (NC). This phenomenon can be harnessed to provide a boost in logic transistor performance. We also proposed and experimentally demonstrated the utilization of an amorphous semiconductor oxide channel transistor using a Tungstendoped Indium Oxide transistor. This transistor provides ultra-low leakage and is back-end-of-line (BEOL) compatible. Using these devices, we modeled, built, and tested a BEOL compatible embedded DRAM (eDRAM) with ultra-long refresh time.
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    Passive reference-sharing SAR ADC for ultra low power applications
    (2016) Jara Toro, Matías; Abusleme Hoffman, Ángel Christian; Pontificia Universidad Católica de Chile. Escuela de Ingeniería
    La compartición pasiva de referencia (PRS) es una reciente topología para conversores análogo-digital (ADC) de registro de aproximaciones sucesivas (SAR) que emplea capacitores de igual tamaño para el arreglo del conversor digital-análogo (DAC). Esta caracteríistica permite utilizar áreas menores de silicio y operar con una gran eficiencia energética en conversores de resolución media. En este trabajo se presenta un completo estudio del PRS SAR ADC, analizando su espacio de diseño y los límites del desempeño. Basado en este análisis, se propone e implementa un diseño óptimo para un ADC de 8 bits utilizando un proceso tecnológico de 0.13 \03BCm, con una superficie total de 0.024 mm2. Resultados de simulaciones reportan una cifra de mérito (FOM) de 35.4 fJ/conv-step, un número efectivo de bits (ENOB) de 7.32 bits y un consumo total de 11.78 \03BCW empleando una frecuencia de muestro de 2.08 MS/s. Estas cifras hacen que el conversor de datos propuesto sea apto para su uso en aplicaciones de bajo consumo de potencia, tales como redes de sensores inalámbricos y dispositivos biomédicos. Por último, un chip fue enviado a fabricar para medir el desempeño real del conversor propuesto.